对高速电路设计的几点考虑

时间:2010-03-24 16:26:52点击:次

　　对高速电路设计的几点考虑

　　1 引言
　　本文讨论的高速电路主要指的是高速数字电路，也包括一些模拟无源器件，但不适合模拟有源器件。它有2方面的含义：
　　设计电路的频率高一般认为如果数字逻辑电路的频率达到或者超过50 MHz，而且工作在这个频率之上的电路占到整个系统的1/3之上，则称为高速电路。如果系统中仅仅有系统时钟等极少数信号工作在这样高的频率，那么它仍然不属于高速电路的领域。
　　设计电路中的数字信号跳变很快通常约定是当数字信号上升或下降时间小于信号周期的5%时才称之为高速电路。
　　图1是某高速电路一根信号线的波形图，它表示了电路中这根信号线中流过电流的实际情况。图中的多个信号波形是由于该信号线接到了许多不同元件的引脚上，因而会出现多个信号的叠加。
　　 从图中不难看出信号的底部和顶部都有不同程度的益处、不规则震荡、预期范围内的延时等，这些现象在低速电路设计中一般都不会出现，随着系统电路速度的提高，上述问题也就随之而来。因此设计高速电路就不能像设计低速电路那样简单，必须增加一些新的认识、加入一些新的思维才能避免和减少以上情况的发生。本人在实际应用和参考其他文献的基础上，对高速电路设计有以下几点考虑。
　　时序配合考虑
　　如今的电子产品大多运行在100 MHz甚至更高的频率，诸如RAM，CPU，FPGA，ASIC以及随机逻辑等，所有这些都是对时序要求很强的器件，如果它们之间时序的配合不符合指定要求，那么就很容易导致系统工作紊乱，因此对高速电路设计应该考虑的第一个问题就应是时序配合问题。
　　时序配合主要体现在：信号的建立时间和保持时间违反标准、最小脉宽不符合要求以及系统中有多相时钟时所造成的相位重叠等。在高速电路设计中，信号的周期一般只有ns级的宽度，此时要保证时钟信号与数据信号之间做到准确的配合已非易事，再加之器件本身或多或少的会存在各种参数的漂移、分散等等，就更难以实现不同时序信号之间的相互配合。针对以上所言，对高速电路的设计首先应考虑设计前的功能仿真验证，从理论上认真分析各个信号所到之处能否满足预期指标。其次是核对时序电路中各器件是否满足自身的时序要求，对所有涉及到的器件都应使用高频测试仪器认真核对、校验器件自身的各个参数。